AAT 发表于 2010-6-28 08:44:54

把待分频时钟进行9次10分频，和1次11分频

ups 发表于 2010-6-28 09:26:09

把待分频时钟进行9次10分频，和1次11分频<br>
不明白请解答

CTT 发表于 2010-6-28 11:01:54

3&nbsp; &nbsp;具体可以去分频版看,将分频器设计为9次10分频，1次11分频，分频值为（9*10+1*11）/（9+1）=10.1 既就是在101个输入周期输出了10 个上升沿.但一直感觉这样的周期不固定,麻烦的是如何实现周期固定<br>
&nbsp; &nbsp;&nbsp;&nbsp;有FPGA 可以试者用PLL先10倍频,在101分频,这个周期固定,貌似FPGA中的小数分频就这样<br>
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4&nbsp; &nbsp;要求不高.用两个触发器打一下,数据量大用FIFO,双口RAM,异步握手好象都可以.<br>
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[ 本帖最后由 NO 于 2007-9-26 01:11 编辑 ]

VVC 发表于 2010-6-28 11:51:38

将分频器设计为9次10分频，1次11分频，分频值为（9*10+1*11）/（9+1）=10.1<br>
不太懂，两个相与吗？

usd 发表于 2010-6-28 12:50:53

先10倍频，再101分频，貌似可以

tim 发表于 2010-6-28 13:13:50

如何做好数字电路设计，基础是什么？

usd 发表于 2010-6-28 14:41:09

学到东西了，谢谢

longtime 发表于 2010-6-28 15:33:43

不会吧，就考这个！！那个外企？？？

longt 发表于 2010-6-28 17:16:52

应该是给应届毕业生准备的考试!

CHA 发表于 2010-6-28 17:47:09

数字电路呀，最好也学一下模拟电路<br>
再者就是学习一门HDL语言，VHDL或verilog
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查看完整版本: 上海一外企的fpga笔试题（今天我刚考完的）