ATA 发表于 2010-6-28 18:12:15

原帖由 NO 于 2007-9-26 00:39 发表
       
        http://www.edacn.net/bbs/images/common/back.gif

<br>
3&nbsp; &nbsp;具体可以去分频版看,将分频器设计为9次10分频，1次11分频，分频值为（9*10+1*11）/（9+1）=10.1 既就是在101个输入周期输出了10 个上升沿.但一直感觉这样的周期不固定,麻烦的是如何实现周期固定<br>
&nbsp; &nbsp;&nbsp;&nbsp;有FPGA 可 ... 分频版在哪里？咋没看见？

VVC 发表于 2010-6-28 19:00:59

那个10.1分频啥意思？<br>
<br>
分频值为（9*10+1*11）/（9+1）=10.1看不明白<br>
<br>
谢谢高手指点

CTT 发表于 2010-6-28 19:29:29

小数分频的经典算法了。。。<br>
case counter10 is<br>
when 0<br>
when 1<br>
。。。<br>
when 9<br>
前9次when之后跟一段10分频程序<br>
最后一次来个11分频<br>
大致如此<br>
奇数分频就不详述了。。。<br>
小数位数再多我就用bresenham了，虽说资源占用比较大<br>
多时钟数据处理。。。感觉需要锁相。。。很头疼这个，平时设计都是在硬件上就回避这个问题了。。。

VVIC 发表于 2010-6-28 19:45:34

要从整体上去理解，应该就是先对CLK来9次10分频，这样就经过了90个CLK周期，得到9个分频后的DIVCLK脉冲，再对CLK来一个11分频，得到1个分频后的DIVCLK脉冲。这样虽然局部看来是10分频和11分频，但是总的看来，经过90＋11＝101个CLK脉冲后，共得到9＋1＝10个分频后的DIVCLK脉冲，岂不就是101／10＝10.1分频了！

ICE 发表于 2010-6-28 20:50:19

还要考试?

usd 发表于 2010-6-28 21:37:36

谢谢啊，好东西

tim 发表于 2010-6-28 21:43:14

哎&nbsp;&nbsp;看来现在应该好好学学了&nbsp;&nbsp;，，不然以后怎么办？？？？？

longtime 发表于 2010-6-28 22:47:50

谢谢分享了<br>
以后多注意学习了

自恋狂 发表于 2015-8-16 10:30:37

:lol谢谢层主的回答，和楼主的分享
页: 1 2 [3]
查看完整版本: 上海一外企的fpga笔试题（今天我刚考完的）