longtime 发表于 2010-6-27 23:06:34

锁存器问题！

本帖最后由 fpgaw 于 2010-7-18 13:57 编辑

module voter7(pass,vote);
output pass;
input vote;
reg sum;
integer i;
reg pass;
always@(vote)
begin
sum=0;
for(i=0;i<=6;i=i+1)
if(vote) sum=sum+1;
if(sum) pass=1;
else pass=0;
end
endmodule
请问以上程序会产生锁存器吗？if(vote) sum=sum+1；后面没有接else语句啊，谢谢回答！

Sunlife 发表于 2015-6-25 11:40:16

begin
sum=0;
for(i=0;i<=6;i=i+1)
if(vote) sum=sum+1;
if(sum) pass=1;
else pass=0;
end
endmodule

清霜一梦 发表于 2015-7-28 14:19:46

来一个小广告，我整理了一个小笔记 ，小讨论了一下 什么样的verilog语法会综合处锁存器 ：http://www.cnblogs.com/sepeng/p/3333545.html
不懂再讨论吧
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