锁存器问题！

module voter7(pass,vote);
output pass;
input[6:0] vote;
reg[2:0] sum;
integer i;
reg pass;
[email=always@(vote]always@(vote[/email])
begin
sum=0;
for(i=0;i<=6;i=i+1)
if(vote) sum=sum+1;
if(sum[2]) pass=1;
else pass=0;
end
endmodule
请问以上程序会产生锁存器吗？if(vote) sum=sum+1；后面没有接else语句啊，谢谢回答！

begin
sum=0;
for(i=0;i<=6;i=i+1)
if(vote) sum=sum+1;
if(sum[2]) pass=1;
else pass=0;
end
endmodule

来一个小广告，我整理了一个小笔记 ，小讨论了一下 什么样的verilog语法会综合处锁存器 ：http://www.cnblogs.com/sepeng/p/3333545.html
不懂再讨论吧