问个问题（verilogHDL）
关于RSC分量码的实现问题，不知道我这个哪里错了，望各位指教module shifter_sipo(data_in,clk,clr,shift_en,data_out,y);
parameter size=3;
input data_in,clk,clr,shift_en;
output data_out;
reg data_out;
reg d,y;
d=data_out+data_out+data_in;
always@(posedge clk)
if(!clr)
data_out='b0;
else if(shift_en)
begin
data_out=data_out<<1;
data_out=d;
end
y=d+data_out+data_out;
endmodule 不是太懂。 RSC分量码<br>
不是太懂 关于RSC分量码的实现问题，不知道我这个哪里错了，望各位指教
module shifter_sipo(data_in,clk,clr,shift_en,data_out,y)
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