问个问题（verilogHDL）

关于RSC分量码的实现问题，不知道我这个哪里错了，望各位指教
module shifter_sipo(data_in,clk,clr,shift_en,data_out,y);
parameter size=3;
input data_in,clk,clr,shift_en;
output[size:1] data_out;
reg[size:1] data_out;
reg[size:1] d,y;
d[1]=data_out[3]+data_out[2]+data_in;
always@(posedge clk)
if(!clr)
   data_out='b0;
  else if(shift_en)
  begin
    data_out=data_out<<1;
    data_out=d[1];
  end
y=d[1]+data_out[1]+data_out[3];
endmodule

不是太懂。

RSC分量码<br>
不是太懂

关于RSC分量码的实现问题，不知道我这个哪里错了，望各位指教
module shifter_sipo(data_in,clk,clr,shift_en,data_out,y)