论坛 › FPGA技术交流 › verilog两个程序几乎一样，为什么其中一个有问题？

interi 发表于 2010-6-28 07:32:57

意思就是说x 或者z会自动扩展，扩展可能带来错误。<br>
所以它会警告。貌似一个这样的警告不会产生什么问题吧

inter 发表于 2010-6-28 08:06:30

x或者z的问题

CHANG 发表于 2010-6-28 09:07:02

看来赋值的时候最好是赋全了，免的出问题。

usd 发表于 2010-6-28 10:58:48

那个赋值别成X就行了，实际硬件是不可能的，要么0要么1。

CHANG 发表于 2010-6-28 11:48:45

我用quartus5。1跑了一下，是可以的！！

VVIC 发表于 2010-6-28 13:08:54

问题不大<br>
但就是阻塞和非阻塞赋值 有点问题<br>
可能会影响结果

HDL 发表于 2010-6-28 14:36:49

学习，我认为写的时间要规范，实体里面为什么不说清楚哪。<br>
学vhdl的一点闲话。

amyxxf 发表于 2010-8-20 19:59:59

may be you use the complier is not support this using, you can write as thisoutdata=4'bzzzz;
'x' is notright using in synthesis

HOoOMO 发表于 2010-8-21 22:04:14

default:   outdata=4'bx;
此处最好不要设置为不定态X！！

wangziaiyun 发表于 2010-8-25 20:32:31

module      mux_8(data,sel,q);
input         sel;
input         data;
output      q;
reg      q;

always @ (sel or data)
      case(sel)
            3'b000    :    q=data;
            3'b001    :    q=data;
            3'b010    :    q=data;
            3'b011    :    q=data;
            3'b100    :    q=data;
            3'b101    :    q=data;
            3'b110    :    q=data;
            3'b111    :    q=data;
            default    :    q=3'bx;
      endcase
            
endmodule
第二个改成这没错误了

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