verilog两个程序几乎一样，为什么其中一个有问题？

意思就是说x 或者z会自动扩展，扩展可能带来错误。<br>
所以它会警告。貌似一个这样的警告不会产生什么问题吧

x或者z的问题

看来赋值的时候最好是赋全了，免的出问题。

那个赋值别成X就行了，实际硬件是不可能的，要么0要么1。

我用quartus5。1跑了一下，是可以的！！

问题不大<br>
但就是阻塞和非阻塞赋值 有点问题<br>
可能会影响结果

学习，我认为写的时间要规范，实体里面为什么不说清楚哪。<br>
学vhdl的一点闲话。

may be you use the complier is not support this using, you can write as this  outdata=4'bzzzz;
'x' is not  right using in synthesis

default:   outdata=4'bx;
此处最好不要设置为不定态X！！

module        mux_8(data,sel,q);
input[2:0]           sel;
input[7:0]           data;
output        q;
reg        q;

always @ (sel or data)
        case(sel)
            3'b000    :    q=data[0];
            3'b001    :    q=data[1];
            3'b010    :    q=data[2];
            3'b011    :    q=data[3];
            3'b100    :    q=data[4];
            3'b101    :    q=data[5];
            3'b110    :    q=data[6];
            3'b111    :    q=data[7];
            default    :    q=3'bx;
        endcase
            
endmodule
第二个改成这没错误了