论坛 › FPGA技术交流 › 问个简单的问题，在verilog中可以用绝对值吗？

IPO 发表于 2014-3-25 08:57:34

问个简单的问题，在verilog中可以用绝对值吗？

问个简单的问题，在verilog中可以用绝对值吗？

fpgaw 发表于 2014-3-25 10:16:00

不可以,得用语言自己写，判一下符号位就行

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