sky147 发表于 2014-5-20 15:36:40

新手请教

请问VHDL中的小模块仿真正确，但是把每个小模块连接起来却错了，是什么原因，谢谢

王建飞 发表于 2014-5-22 18:01:07

模块级联起来的时候，由于通过了一些寄存器，每个寄存器会延时一个周期，相当于一个时钟节点，要调整一下你的时序了
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