zhiweiqiang33 发表于 2017-3-18 10:17:26

verilog语法问题，求解。

问一个小问题，用verilog编程时，端口定义中能带小数点吗？

陈飞龙 发表于 2017-3-19 09:23:05

不能，但是宏定义的时候可以

zhiweiqiang33 发表于 2017-3-19 12:23:47

何为宏定义呢？陈老湿 ，:)

辽工大小白 发表于 2017-3-19 18:35:10

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