zhiweiqiang33 发表于 2017-4-17 11:47:49

Verilog语法问题，帮帮忙！

Verilog中function和调用它的module能不能写在两个.v文件中，求解答！！！

谢谢回答！

陈飞龙 发表于 2017-4-20 09:49:49

不可以:):):):)

zhiweiqiang33 发表于 2017-4-21 13:15:04

为什么不可以呢 陈老湿
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