使用chipscope时为什么没有可用时钟信号？

我在设计中插入一个chipscope核，在关联时钟、触发和数据那一步中，发现没有可用的时钟信号相关联（只有一个灰色的clk，我就用它来关联了）。插入完后重新translate，提示错误：
ERROR:NgdBuild:924 - input pad net 'clk' is driving non-buffer primitives:
请问这是怎么回事？

你那个clk是不是接口的clk啊，没有经过bufg的，最简单的办法你可以用core_generator工具增加一个时钟分频模块，分频参数为1 ，即时钟怎么进来的再怎么出去，这个时候的输出时钟就可以用作触发时钟了