当用50M的晶振输入到FPGA得时候，该引脚是不是要设定为LVDS 啊？

TCL · 发表于 2010-4-24 10:38:17

本帖最后由 fpgaw 于 2011-1-27 05:48 编辑

当用50M的晶振输入到FPGA得时候，该引脚是不是要设定为LVDS 啊？

TCL · 发表于 2010-4-24 10:38:30

LVDS是低压差分，莫非你输入的是差分时钟？我的晶振时钟输入的约束一般默认的LVCMOS 即可

TCL · 发表于 2010-4-24 10:38:44

我在外面量的那有源晶振的振幅很小，这样直接进去读上跳沿，就 OK 啊？有源晶振供电电压是3.3V的

TCL · 发表于 2010-4-24 10:38:56

那输出的始终幅度应该就是3.3v啊。你检测是否连接正确。
另外如果输出是个周期波形，用万用表量的电压为1.6左右那就是正常的。因为周期波形，电压肯定不是峰峰值3.3V的。

TCL · 发表于 2010-4-24 10:39:31

外部晶振是输入引脚，采用什么电平标准要根据你外部的电压。一般有源晶振采用3.3V电压供电，那么FPGA的该引脚可以设为LVTTL或LVCMOS均可以。

Sunlife · 发表于 2015-5-14 15:52:25

如果输出是个周期波形，用万用表量的电压为1.6左右那就是正常的。因为周期波形，电压肯定不是峰峰值3.3V的

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