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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 关于verilog中任务的使用问题
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关于verilog中任务的使用问题

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liu_fpga 该用户已被删除
liu_fpga 发表于 2011-11-14 11:10:34 | 显示全部楼层 |阅读模式
夏老师，您好，我每次调用带参数的任务的时候 ，为什么在实际调用中传过去的参数不是我传得那个数？
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ddr 发表于 2011-11-14 12:04:54 | 显示全部楼层
至芯科技【夏宇闻教授专栏】与你一起搞定FPGA设计http://www.fpgaw.com/thread-14188-1-1.html
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ddr 发表于 2011-11-14 12:05:19 | 显示全部楼层
请在上面的链接提问题
至芯科技ZX系列开发板正在火爆发售！
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