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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 在xilinx Webpack4.1中怎样把verilog代码转化为原理图？
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楼主: CTT

在xilinx Webpack4.1中怎样把verilog代码转化为原理图？

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tim 发表于 2010-6-26 12:22:42 | 显示全部楼层
我也有同样的问题，来看看
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Sunlife 发表于 2015-6-25 09:33:31 | 显示全部楼层
什么层次的原理图。系统级还是RTL
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