在xilinx Webpack4.1中怎样把verilog代码转化为原理图？

CTT · 发表于 2010-6-26 01:10:48

VVC · 发表于 2010-6-26 01:25:16

什么层次的原理图。系统级还是RTL

ngtim · 发表于 2010-6-26 01:57:35

没看明白写详细点

longtim · 发表于 2010-6-26 02:49:50

综合一下吧

longtim · 发表于 2010-6-26 04:40:30

应该是RTL的吧，找个工具综合一下看看是不是你要的东西

ICE · 发表于 2010-6-26 05:59:16

there is no tools to accomplish this function!

CTT · 发表于 2010-6-26 06:04:10

ise不是自带有rtl吗？综合完成可以直接看的！<br>
rtl和专业的内部结构都有的！

tim · 发表于 2010-6-26 07:57:03

用xilinx综合完，综合选项内就有，直接双击就行了，<br>
在综合报告下

HANG · 发表于 2010-6-26 09:55:33

1、你可以用综合工具，<br>
2、你可以用HDL Design等转换成流程图或状态机等等。

HDL · 发表于 2010-6-26 11:26:07

用synplify工具编译一下，就有原理图了！

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