为啥xinlinx的ip核用了之后，clk一直是高电平，还可以计算出结果

王佳欢 · 发表于 2014-4-21 15:44:41

本人fpga小白。做毕设的时候，试用了一下ise的ip核。但是仿真的结果是 clk一直是高电平居然也有结果。而且在乘法器模块调用的时候。sclr清零也没有效果。这是为什么。。。。求大神解答

至芯兴洪 · 发表于 2014-4-25 11:54:27

错用的情况可以不解释，先把时钟加上，正确用对IP了再看结果对不对吧

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