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谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗

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IPO 发表于 2011-4-1 08:23:48 | 显示全部楼层 |阅读模式
谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗
verilog语言, VHDL

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至芯科技ZX系列开发板正在火爆发售！
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FPGA就业培训班招聘学员（保就业）
哦十全 发表于 2011-4-1 11:22:58 | 显示全部楼层
output：是输出端口声明，在VHDL是在entity中声明。
reg davamp：是把davamp声明为寄存器类型，类似于VHDL中的variable。
至芯科技ZX系列开发板正在火爆发售！
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