切换到窄版

集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步，快速开始

搜索
fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗
返回列表 发新帖
查看: 1489|回复: 1

谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗

[复制链接]
IPO 发表于 2011-4-1 08:23:48 | 显示全部楼层 |阅读模式
谁懂 verilog语言output reg davamp，怎么翻译成VHDL吗
verilog语言, VHDL

相关帖子

FPGA工程师就业培训班（保就业）
回复

使用道具 举报

FPGA就业培训班招聘学员（保就业）
哦十全 发表于 2011-4-1 11:22:58 | 显示全部楼层
output：是输出端口声明，在VHDL是在entity中声明。
reg davamp：是把davamp声明为寄存器类型，类似于VHDL中的variable。
至芯科技ZX系列开发板正在火爆发售！
回复 支持 反对

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-6-22 19:05 , Processed in 0.063360 second(s), 22 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表