reg类型的变量一定会被综合出寄存器吗？

奋斗的小孩 · 发表于 2016-5-1 10:39:26

always是用来描述电平触发的组合逻辑电路或锁存器，还可以用来描述边沿触发的时序逻辑电路。
reg本来是用来描述寄存器输出的，但实际上与verilog本身的语法有关， verilog的语法并不严谨，这个语法是：只要是always块内部的变量输出，都用reg型。但正如上面所说的，always块并不总是时序逻辑，有时是组合逻辑，所以reg型变量有时候可能实际上是线网。

辉煌 · 发表于 2016-9-8 13:38:41

zxopen08 · 发表于 2016-9-18 15:32:43

reg类型的变量一定会被综合出寄存器吗？

zxopenljx · 发表于 2022-11-25 11:26:32

reg类型的变量一定会被综合出寄存器吗？

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reg类型的变量一定会被综合出寄存器吗？

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