请选择 进入手机版 | 继续访问电脑版

fpga论坛|fpga设计论坛

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 2147|回复: 3

reg类型的变量一定会被综合出寄存器吗?

[复制链接]
奋斗的小孩 发表于 2016-5-1 10:39:26 | 显示全部楼层 |阅读模式
always是用来描述电平触发的组合逻辑电路或锁存器,还可以用来描述边沿触发的时序逻辑电路。
reg本来是用来描述寄存器输出的,但实际上与verilog本身的语法有关, verilog的语法并不严谨,这个语法是:只要是always块内部的变量输出,都用reg型。但正如上面所说的,always块并不总是时序逻辑,有时是组合逻辑,所以reg型变量有时候可能实际上是线网。
辉煌 发表于 2016-9-8 13:38:41 | 显示全部楼层
reg类型的变量一定会被综合出寄存器吗?
zxopen08 发表于 2016-9-18 15:32:43 | 显示全部楼层
reg类型的变量一定会被综合出寄存器吗?
zxopenljx 发表于 2022-11-25 11:26:32 | 显示全部楼层
reg类型的变量一定会被综合出寄存器吗?
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|FPGA论坛 ( 京ICP备20003123号-1 )

GMT+8, 2022-12-6 16:03 , Processed in 0.071901 second(s), 19 queries .

Powered by Discuz! X3.4

Copyright © 2001-2021, Tencent Cloud.

快速回复 返回顶部 返回列表