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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › BUFG U1(.I(ADC_CLK),.O(clk50MHz));
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BUFG U1(.I(ADC_CLK),.O(clk50MHz));

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IPO 发表于 2016-12-25 14:50:56 | 显示全部楼层 |阅读模式
BUFG U1(.I(ADC_CLK),.O(clk50MHz));这种方式和利用pll用ADC_CLK产生的clk50MHz是不是有延时？
至芯科技ZX系列开发板正在火爆发售！
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