在两个半加器中分别插入节点，或门的地方我也插入节点，这样还能提速吗

在两个半加器中分别插入节点，或门的地方我也插入节点，这样还能提速吗

fpga的结构是基于4输入LUT，那如果类似于全加器这种结构全部输入只有三个但是我也可以在两个半加器中分别插入节点，或门的地方我也插入节点，这样还能提速吗

在一个查找表延迟的范围内，是无法提速的。
这是由四输入查找表的结构所致。四输入查找表，是将四输入多路器的输入项写入RAM中，从而实现定制逻辑的真值表，以实现定制逻辑。
因此，你的四输入查找表中，能够装下一个逻辑门（或一级逻辑门），与能够装下多个逻辑门（或多级逻辑门），其电路结构完全相同，延迟也完全相同。
所以，如果你的全加器其组合逻辑，仅有不超过四个输入，EDA就一定会用一个LUT实现，此时继续细分成（用流水Pipeline）两个或更多，也不会更快。（仅潜伏期增加）

在一个查找表延迟的范围内，是无法提速的。

谢谢楼主的分享