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集成电路技术分享»论坛 › › FPGA技术交流 › 问下vhdl语言中的generate生成语句一定要有标号么
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问下vhdl语言中的generate生成语句一定要有标号么

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IPO 发表于 2011-4-6 19:53:09 | 显示全部楼层 |阅读模式
问下vhdl语言中的generate生成语句一定要有标号么
generate, VHDL

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FPGA工程师就业培训班（保就业）
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FPGA就业培训班招聘学员（保就业）
hng1123 发表于 2011-4-6 20:15:23 | 显示全部楼层
可以没有，就像process前面可以有可以没有一样的
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wangli_peking 发表于 2011-4-6 21:42:28 | 显示全部楼层
楼上说的没错，只不过一般的代码风格中不希望这样
至芯科技ZX系列开发板正在火爆发售！
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