VHDL中语句使用问题探讨

小泡泡 · 发表于 2010-4-23 11:37:16

本帖最后由 fpgaw 于 2010-10-29 09:36 编辑

在使用VHDL语句时应注意信号和变量在基本用法、适用范围、行为特性等方面的不同;在描述组合逻辑电路时,为了避免引入不必要的寄存器,应选择带有ELSE结构的语句,或者使用“When…Else,Case”语句来代替IF结构;用IF语句描述寄存器功能时,有时禁止使用ELSE项.

fpga_feixiang · 发表于 2023-9-8 14:19:08

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VHDL中语句使用问题探讨

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