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在ISE中用verilog语言，可以不在最顶层的模块里面例化ip核吗？

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vvt 发表于 2011-4-12 09:49:40 | 显示全部楼层 |阅读模式
在ISE中用verilog语言，可以不在最顶层的模块里面例化ip核吗？
IP核, ISE, Verilog

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至芯科技ZX系列开发板正在火爆发售！
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哦十全_至芯学员 发表于 2011-4-17 23:26:46 | 显示全部楼层
可以 没有问题的
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liu1teng 发表于 2011-4-18 10:36:53 | 显示全部楼层
楼上能具体说一下么，我已经用IP generator 生成好了IP ， 如何在工程里面调用，是直接例化嘛
FPGA工程师就业培训班（保就业）
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雪剑 发表于 2011-4-18 21:29:07 | 显示全部楼层
可以的，直接用就是了！
至芯科技ZX系列开发板正在火爆发售！
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