集成电路技术分享

 找回密码
 我要注册

QQ登录

只需一步,快速开始

搜索
查看: 12436|回复: 10

分频的实现

[复制链接]
sunmaster 发表于 2011-4-12 21:36:17 | 显示全部楼层 |阅读模式
各位大侠们好啊,初学Verilog HDL,看了好几个例子中都有类似的语句,不知道是什么意思!请各位帮忙看看啊!
begin
       if(cnt==25'b1_0111_1101_0111_1000_0100_0000)
              begin
                    ..........
               end
if后面括号里起什么作用,搞了好久没有整明白
wenzuqiang 发表于 2011-4-14 11:18:19 | 显示全部楼层
作用就是实现一个计数的功能啊,当计数到cnt等于某个值时,开始执行begin······end里面的语句
z719964643 发表于 2011-4-14 17:32:24 | 显示全部楼层
如果 CNT等于25'b1_0111_1101_0111_1000_0100_0000  就执行 begin  end里的语句
 楼主| sunmaster 发表于 2011-4-15 19:14:46 | 显示全部楼层
回复 3# z719964643


    恩,明白了,谢谢您啦!
 楼主| sunmaster 发表于 2011-4-16 09:44:51 | 显示全部楼层
回复 2# wenzuqiang


    谢谢您啦!那数字之间的下划线是必须要有的吗?可不可以不写啊?
哦十全_至芯学员 发表于 2011-4-17 22:47:07 | 显示全部楼层
恩 可以不写的。加个下划线其实就是更好的看出它的位数。而且25‘b后必须先有数才能有下划线,下划线不能在所有数的前面。
妖刀 发表于 2011-8-3 13:48:50 | 显示全部楼层
加下划线是方便读数,不影响数值本身
liujilei311 发表于 2011-8-3 14:00:22 | 显示全部楼层
恩,说的很对,顶!!!!!!!!!!!!
daikaichuang 发表于 2011-8-3 16:20:14 | 显示全部楼层
原来还可以这样
liujilei311 发表于 2011-8-23 08:02:23 | 显示全部楼层
是的,楼上各位说的都很对!!!!!!建议你找一本verilog的教程好好学习一下!!!!!!!!!!
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-6-24 04:28 , Processed in 0.080819 second(s), 21 queries .

Powered by Discuz! X3.4

© 2001-2023 Discuz! Team.

快速回复 返回顶部 返回列表