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集成电路技术分享»论坛 › › FPGA技术交流 › 关于verilog 和VHDL的语句优化问题1
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关于verilog 和VHDL的语句优化问题1

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小泡泡 发表于 2010-4-23 12:04:32 | 显示全部楼层 |阅读模式
用 verilog 如何描述使quartus 编译不会把加的延时非门（功能上说无用的）优化掉
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fpga_feixiang 发表于 2023-8-16 14:08:14 | 显示全部楼层
6                       
至芯科技ZX系列开发板正在火爆发售！
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