quartus2编译的问题（verilog语言），请高手帮忙！

lslong 发表于 2011-4-21 19:01:52 | 显示全部楼层 |阅读模式

本帖最后由 lslong 于 2011-4-21 19:14 编辑

quartus2仿真，要将64k的数据写入ram（ram是quartus中自带的模块）中，仿真是选用的器件是CycloneIII系列中的一个（该器件的memory bits=3981312）但仿真结束后只写进了8k的数据，后面的全是0，不知是什么原因？请高手帮忙！

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