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Altera推荐的有符号的乘法器写法

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陈飞龙 发表于 2017-10-24 15:41:49 | 显示全部楼层 |阅读模式
Verilog HDL Signed Multiplier with Input and Output Registers (Pipelining = 2)

module signed_mult (out, clk, a, b);
output [15:0] out;
input clk;
input signed [7:0] a;
input signed [7:0] b;
reg signed [7:0] a_reg;
reg signed [7:0] b_reg;
reg signed [15:0] out;
wire signed [15:0] mult_out;
assign mult_out = a_reg * b_reg;
always @ (posedge clk)
begin
a_reg <= a;
b_reg <= b;
out <= mult_out;
end
endmodule
 楼主| 陈飞龙 发表于 2017-10-24 15:42:56 | 显示全部楼层
8位乘法器的代码
zhangyukun 发表于 2017-10-25 09:22:56 | 显示全部楼层
Altera推荐的有符号的乘法器写法
zhangyukun 发表于 2018-2-6 09:14:18 | 显示全部楼层
Altera推荐的有符号的乘法器写法
晓灰灰 发表于 2018-2-6 10:08:47 | 显示全部楼层
Altera推荐的有符号的乘法器写法
zhangyukun 发表于 2018-2-8 09:06:31 | 显示全部楼层
Altera推荐的有符号的乘法器写法
ucx 发表于 2018-2-9 10:13:55 | 显示全部楼层
VHDL写法:
Process(clock) begin
  if rising_edge(clock) then
    product <= signed(a) * signed(b);
  end if;
End process;
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