求解！急~

Verilog仿真是出现# Error loading design如何解决？

以下为源代码
module   stimulus;
    reg [3:0] A,B;
    reg C_IN;
    wire [3:0] SUM;
    wire C_OUT;
    fulladd4 FA1_4(SUM,C_OUT,A,B,C_IN);
    initial
    begin
        $monitor($time,"A=%b,C_IN=%b,----C_OUT=%b,SUM=%b\n",A,B,C_IN,C_OUT,SUM);
    end
    initial
    begin
        A=4'd0;B=4'd0;C_IN=1'b0;
        #5 A=4'd3;B=4'd4;
        #5 A=4'd2;B=4'd5;
        #5 A=4'd9;B=4'd9;
        #5 A=4'd10;B=4'd 15;
        #5 A=4'd10;B=4'd5;C_IN=1'b1;
    end
endmodule




module   stimulus;
    reg [3:0] A,B;
    reg C_IN;
    wire [3:0] SUM;
    wire C_OUT;
    fulladd4 FA1_4(SUM,C_OUT,A,B,C_IN);
    initial
    begin
        $monitor($time,"A=%b,C_IN=%b,----C_OUT=%b,SUM=%b\n",A,B,C_IN,C_OUT,SUM);
    end
    initial
    begin
        A=4'd0;B=4'd0;C_IN=1'b0;
        #5 A=4'd3;B=4'd4;
        #5 A=4'd2;B=4'd5;
        #5 A=4'd9;B=4'd9;
        #5 A=4'd10;B=4'd 15;
        #5 A=4'd10;B=4'd5;C_IN=1'b1;
    end
endmodule

是不是没有fulladd4模块？
从你的代码里面看到调用了这个模块，而你的代码中没有这个模块。