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基于Verilog的全数字锁相环的设计

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lcytms 发表于 2018-2-8 09:50:19 | 显示全部楼层 |阅读模式
基于Verilog的全数字锁相环的设计

中文期刊文章

The Design of DPLL Based on Verilog

作  者:刘永勤
作者机构:[1]渭南师范学院物理与电子工程系,陕西渭南714000
出 版 物:《渭南师范学院学报:综合版》 (Journal of Weinan Teachers College)
年 卷 期:2010年 第5期

摘  要:
文章介绍了全数字锁相环的基本结构和工作原理,提出了一种基于verilog的全数字锁相环的设计方法,并利用QuartusII6.0软件对设计进行了时序仿真.

页  码:49-51页

主 题 词:        全数字锁相环        Verilog        FPGA
                DPLL                 Verilog         FPGA

学科分类:TP311.1
核心收录:暂无

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 楼主| lcytms 发表于 2018-2-8 09:52:33 | 显示全部楼层
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 楼主| lcytms 发表于 2018-2-8 09:53:41 | 显示全部楼层
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 楼主| lcytms 发表于 2018-2-8 09:55:16 | 显示全部楼层
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晓灰灰 发表于 2018-2-8 11:02:19 | 显示全部楼层
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zhangyukun 发表于 2018-2-9 09:24:13 | 显示全部楼层
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