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Cyclone V SoC的芯片跑后仿的问题

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lcytms 发表于 2018-3-12 23:02:02 | 显示全部楼层 |阅读模式
本帖最后由 lcytms 于 2018-3-12 23:14 编辑

Cyclone V SoC的芯片跑后仿的问题

Cyclone V SoC的芯片跑后仿比较麻烦,今天北理工课上有同学遇到后仿没有多个模式选项的问题。
我试了一下,确实是这样。
而且还会报一个“rerun the EDA netlist writer”的信息,如果在assignments->settings->simulation里面勾选Run gate-level simulation automatically after compilation一项,则可以打开modelsim,但是报错 ** Error: (vsim-19) Failed to access library 'cyclonev_ver' at "cyclonev_ver".等一堆错误。
百度了一下,有可能是仿真路径设置的不对。
查看Tools->Options->EDA Tool Options->ModelSim-Altera一项,发现指向的是11.0sp1版本的仿真工具,改成13.0后正常了。

感谢北理工课上细心的几位同学,在此记录一下,谨供参考。


参考链接:http://www.eevblog.com/forum/mic ... -altera-quartus-ii/

点评

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 楼主| lcytms 发表于 2018-3-12 23:04:54 | 显示全部楼层
北理工课上采用两种开发板(人太多,一种开发板不够用),Cyclone V的开发板是SoCKit开发板。
FPGA芯片是5CSXFC6D6F31C8ES。

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 楼主| lcytms 发表于 2018-3-12 23:05:47 | 显示全部楼层
器件型号5CSXFC6D6F31C8ES解释如下图。

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 楼主| lcytms 发表于 2018-3-12 23:07:09 | 显示全部楼层
开发板照片

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zhangyukun 发表于 2018-3-13 09:06:02 | 显示全部楼层
Cyclone V SoC的芯片跑后仿的问题
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