在使用驻留在 XPS 设计的 PS 中的 PLL 时，如何计算 FCLK 上的抖动？

问题：在使用驻留在 XPS 设计的 PS 中的 PLL 时，如何计算 FCLK 上的抖动？

Xilinx专家解答：
处理系统模块 7 会将 Zynq-7000 PL FCLK 速率降低 3%，以包含 PS 中的所有抖动源。

XPS 不会自动在 FCLK 输出上生成输入抖动约束。这是一个漏洞，以后会修复。

建议在 FCLK 输出上应用输入抖动约束，如下面所示：
NET FCLK_CLK1 TNM_NET = clk_fpga_1;
TIMESPEC TS_clk_fpga_1 = PERIOD clk_fpga_1 166667 kHz INPUT_JITTER 180 ps;