MIG 7 系列时序分析 — DQS 引脚上的报警 — 输入延迟约束丢失

问题描述：
在实现过程中，在我完成 MIG 设计之后，时序报告显示 DQS 引脚上没有输入延迟约束。



运行 report_methodology 脚本时，DQS 引脚上出现了警告信息：输入延迟约束丢失。



解答：
在各种设计中也出现了类似的警告信息，其中包括 7 系列及 Zynq-7000 PL 上的 DDR3、QDRII+ 或 RLDRAM2 IP。

这种情况的出现是因为选通脉冲也寄存在 IDDR 上。

因此，不管其上有没有有效的输入延迟约束，Vivado 时序分析器都会把它们视为输入数据及检查。

DDR3/QDRII+/RLDRAM2 接口由 MIG IP 管理，而且选通引脚上的时序是在上电后的初始化过程中校准的。

因此，不必为选通引脚创建输入延迟约束，时序警告信息可安全忽略。

它不是工具问题并将在未来的版本中得到修复。该问题对 ISE 不适用。

MIG 7 系列时序分析 — DQS 引脚上的报警 — 输入延迟约束丢失