VHDL语言总结

一、VHDL描述由两大部分组成

（1）实体：以关键字ENTITY引导，END ENTITY结尾的语句部分。

实体的一般表述格式如下：

ENTITY e_name IS

    PORT (p_name ：port_m data_type;

                 ...

                 p_namei：port_mi data_type);

    END ENTITY e_name;

（2）结构体：以关键字ARCHITECTURE引导，END ARCHITECTURE结尾的语句部分。

结构体的一般表述格式如下：

ARCHITECTURE arch_name OF e_name IS

     [说明语句]

BEGIN

    [功能描述语句]

END ARCHITECTURE arch_name;

二、数据类型

VHDL规定，任何一种数据对象的应用都必须严格限定其取值范围和数值类型，即对其传输或存储的数据的类型要作明确的界定。

a. BIT数据类型

BIT数据的取值范围是逻辑为‘1’和‘0’。参与逻辑运算，其结果仍然是逻辑位的数据类型。

b. STD_LOGIC标准逻辑数据类型

STD_LOGIC所定义的九种数据的含义是：‘U’表示未初始化的，‘X’表示强未知的，‘0’表示强逻辑0，‘1’表示强逻辑1，‘Z’表示高阻态，‘W’表示弱未知的，‘L’表示弱逻辑0，‘H’表示若逻辑1，‘-’表示忽略。

c. STD_LOGIC_VECTOR标准逻辑位与矢量

STD_LOGIC_VECTOR被定义为标准一维矢量数组，数组里的每一个元素的数据类型都是标准逻辑位STD_LOGIC。

d. INTEGER整型数据类型