Verilog设计中，“测试程序”和“验证程序”是一个概念吗？有什么区别呢？

类似于testbench，只能潜入的去测试一下设计的功能等，要实现全面的测试实现较复杂，但是验证程序即搭建验证平台，可以全方位的去测试设计的每一个细节，实现全面测试，其通过随机可以覆盖整个设计的功能等，还能采集覆盖率等信息来确定设计的完备性。