vhdl语言的多个模块如何组成一个程序

多个模块之间的信号通过port map的方式，实现模块之间的信号互联。比如说你的顶层模块是top，下面有A和B，A是输入模块，B是输出模块，A和B之间有个控制信号start相连。
entity top is port(aaa: in std_logic;
bbb: out std_logic );
aaa是它的输入，bbb是他的输出。它内部有两个模块A和B
先定义一个连线信号signal start： std_logic;
component A;声明A 简单写了，详见VHDL语法书
component B;声明B
dut_a: A port map(aaa => aaa, --aaa连到top的aaa
start => start); --start连到B的start
dut_b: B port map(start => start, --start连到A的start
bbb => bbb); --bbb连到top的bbb。

vhdl语言的多个模块如何组成一个程序

vhdl语言的多个模块如何组成一个程序