vhdl和verilog的区别_vhdl和verilog哪个好？

VHDL全名Very-High-Speed Integrated Circuit Hardware DescripTIon Language，诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE-1076（简称87版）之后，各EDA公司相继推出自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，简称93版。VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。

　　Verilog HDL是一种硬件描述语言（HDL:Hardware DescripTIon Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design AutomaTIon公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。

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　　vhdl和verilog的共同点
　　1、能形式化地抽象表示电路的行为和结构；

　　2、支持逻辑设计中层次与范围地描述；

　　3、可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证机制以保证设计的正确性；

　　4、支持电路描述由高层到低层的综合转换；

　　5、硬件描述和实现工艺无关；

　　6、便于文档管理；

　　7、易于理解和设计重用