切换到窄版

fpga论坛|fpga设计论坛

 找回密码
 我要注册

QQ登录

只需一步，快速开始

搜索
fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Bu ...
返回列表 发新帖
查看: 1254|回复: 0

为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Built-in FIFO，写使能一直为1，

[复制链接]
ccs 发表于 2019-2-22 10:31:45 | 显示全部楼层 |阅读模式
为什么ise中的Independent Clocks (RD_CLK, WR_CLK), Built-in FIFO，写使能一直为1，就是写不进数呢
FPGA工程师就业培训班（保就业）
回复

使用道具 举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 我要注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

QQ|小黑屋|手机版|Archiver|fpga论坛|fpga设计论坛 ( 京ICP备20003123号-1 )

GMT+8, 2025-12-1 22:31 , Processed in 0.076389 second(s), 20 queries .

Powered by Discuz! X3.4

Copyright © 2001-2023, Tencent Cloud.

快速回复 返回顶部 返回列表