EDA软件巡礼4：Synplify

EDA软件巡礼4：Synplify

参考链接：http://www.3322.cc/soft/15651.html
                http://pan.baidu.com/s/1o8hlPGI

Synplify是由世界领先的软件和IP设计、验证和制造电子元件和系统的使用的Synopsys公司推出的综合工具，能够提供用户一个高品质、高性能和易于使用的FPGA实现和调试环境，采用FPGA工具套件能够增益设计师快速进入超结果为复杂的FPGA，面积优化成本和降低功耗，自动化软错误缓解，分层设计能力和多FPGA厂商的支持。
不仅仅如此，Synplify还涵盖了可编辑洛期间的综合，验证，调试，物理综合及原型验证等领域。
相比较于传统的综合工具，Synplify要快上5~10倍，软件上的所有产品都支持业界标准设计语言(VHDL和Verilog)并且能够应用于最多的通用操作系统之上，而且Synplify在通讯、半导体、航空/航天、计算机等诸多领域都有着广泛的应用。

Synplify软件特色
        为复杂可编程逻辑设计提供了优秀的HDL综合解决方案；
        包含了BEST算法对设计进行整体优化；
        自动对关键路径做Retiming，可以提高性能高达25%；
        支持VHDL和Verilog的混合设计输入，并支持网表*.edn文件的输入；
        synplify破解版增强了对System Verilog的支持；
        Pipeline功能提高了乘法器和ROM的性能；
        有限状态机优化器可以自动找到最优的编码方法；
        在timing报告和RTL视图及RTL源代码之间进行交互索引；
        自动识别RAM，避免了繁复的RAM例化。

主要功能
        集成了Synplify Pro所有的优化选项，包括BEST算法、Resource Sharing，Retiming和Cross-Probing等等。
        更集成了专利的Graph-Based Physical Synthesis综合技术，并提供Floor Plan选项，是业界领先的FPGA物理综合解决方案，能把高端FPGA性能发挥到最好；
        从而可以轻松应对复杂的高端FPGA设计和单芯片ASIC 原型验证。
        这些特有的功能包括：
                全面兼容ASIC代码；
                支持Gated Clock的转换；
                支持Design Ware的转换。
        同时，因为整合了在线调试工具Identify，极大的方便了用户进行软硬件协同仿真，确保设计一次成功，从而大大缩短了整个软硬件开发和调试的周期。
        Identify是唯一的RTL级调试工具，能够在FPGA运行时对其进行实时调试，加快整个FPGA验证的速度。
        Identify软件有Instrumentor和Debugger两部分。
        在调试前，通过Instrumentor设定需要观测的信号和断点信息，然后进行综合，布局布线。
        最后，通过Debugger进行在线调试。
        Synplify Premier HDL Analyst提供优秀的代码优化和图形化分析调试界面；
        Certify 确保客户在使用多片FPGA进行ASIC/SoC验证时快速而高效地完成工作；
        现在Synopsys 又推出了基于DSP算法的代码产生和综合工具Synplify DSP，架起了算法验证和RTL代码实现之间的桥梁；
        HAPS是高性能的ASIC原型验证系统，大大减少了一次流片成功的风险及节省了产品推向市场时间。

参考链接：https://www.synopsys.com/zh-cn/i ... nplify-premier.html

Synplify Premier
加速实现 FPGA 设计和基于 FPGA 的原型

Synplify Premier® 是业内最为先进的 FPGA 设计和调试环境。
Synplify 综合工具通过缩短运行时间、提高性能和优化面积降低了成本和功耗、提供多 FPGA 供应商支持、实现增量和团队设计能力，从而加快 FPGA 设计开发。
Synplify Premier 具有自动创作可靠设计的功能，设计可用于医疗、汽车、工业自动化、通信、军事和航天应用领域。

Premier 的 Identify Instrumentor 能够提供易于使用的方法，查找板上运行的 FPGA 设计中存在的功能错误。
该解决方案在实施的 FPGA 硬件中具备类似于仿真器的可视性功能，能够查看直接在 RTL 代码中叠加显示的运行 FPGA 的实际信号值。
这样，用户就能按照预期运行速度执行系统内调试。

Premier 的设计能够接受经过优化的 RTL、第三方和内部/先前开发的 IP，从而实现广阔的设计探索并加快实施速度。

此外，Synplify 集成了针对 DesignWare® IP、Identify RTL 调试仪、VCS® 高性能功能验证和兼容 ASIC 的整合流程的支持功能，便于创建基于 FPGA 的原型。

Synplify Premier 的功能：
        支持基于 FPGA 的原型设计的自动化门控时钟转换功能
        集成 Identify RTL 调试仪，能够快速查找功能错误
        自动化设计功能，可实现 DO-254、ISO 26262 和 IEC 61508 等高度可靠且极其安全的设计。
        与 VCS 仿真器集成并直接支持 DesignWare IP
        在时序性能和面积/成本降低方面实现最佳质量的结果 (QoR)
        分布式综合功能支持单机或多机综合
        每个证书支持最多 4 台处理器，从而加快运行时间，将运行速度提高 3 倍
        自动存储器和 DSP 推断功能可以提供最优的面积、功耗和时序质量结果
        通过 VHDL、Verilog、SystemVerilog、VHDL-2008 和混合语言综合功能，支持多种语言
        通过 HDL Analyst 和分层调试流程实现高级设计调试和诊断

如需获得每种工具的功能对比详情，请查看  Synplify 功能对比图。

参考链接：https://www.synopsys.com/zh-cn/i ... n/synplify-pro.html

Synplify Pro
FPGA 设计的逻辑综合

Synplify Pro® FPGA 是行业标准的综合软件，可用于生成高性能、高性价比的 FPGA 设计。
Synplify 软件支持最新的 VHDL 和 Verilog 语言结构，包括 SystemVerilog 和 VHDL-2008。
该软件还支持来自各种 FPGA 供应商的 FPGA 架构，包括 Altera、Achronix、Lattice、Microsemi 和 Xilinx，这些架构均来自同一个 RTL 和约束源。
Synplify Pro 软件使用单一、易用的界面，能够执行增量综合和直观的 HDL 代码分析。

针对需要最快综合运行时间以及最高质量的时序、面积和功耗的大型设计的设计人员。
Synplify® Premier 软件能够提供 Synplify Pro 的所有功能，以及用于先进 FPGA 设计的全套工具。
请参见 Synplify 功能对比图。

Synplify Pro 逻辑综合包括：
        基于模块的、自底而上的增量流程，确保每次运行之间的一致结果
        自动编译点增量式流程，在将运行时间加快 4 倍的同时保持最佳 QoR
        支持多达 4 个处理器，可缩短运行时间
        为流程自动化和可定制的综合、调试和报告提供脚本和 Tcl/Find 支持
        使用来自 Achronix、Altera、Lattice、Microsemi、Xilinx 的 FPGA 实现面积和时序优化结果
        分层团队设计流程，允许并行式和/或按地理分布的设计开发
        全面的语言支持，包括 Verilog、VHDL、SystemVerilog、VHDL-2008 和混合语言设计
        FSM Compiler 和 FSM Explorer 可以从 RTL 自动提取和优化有限状态机。
        图形化状态机查看器可以自动生成气泡图，以调试和记录 FSM。
        自动存储器和 DSP 界面可以提供具备优化面积、功耗和时序质量结果的自动设计实现
        增量式静态时序分析，允许时序异常约束，结果即时可视，且无需重新综合
        HDL Analyst 交互式图形分析和调试工具，可以进行设计诊断、问题分离和功能及性能分析

参考链接：https://www.synopsys.com/zh-cn/i ... nplify-premier.html

Synplify 功能对比图

参考链接：https://www.synopsys.com/zh-cn/i ... nplify-premier.html

Synplify 功能对比图

参考链接：https://www.synopsys.com/zh-cn/i ... nplify-premier.html

Synplify 功能对比图

参考链接：https://www.synopsys.com/zh-cn/i ... a-based-design.html

基于 FPGA 的设计

加速 FPGA 设计

Synopsys 的 FPGA 综合解决方案提供 Synplify Pro® 和 Synplify® Premier，通过深度调试可见性、增量设计、广泛的语言支持以及基于 FPGA 的产品的最佳性能和面积，缩短硬件的出货时间。

Synplify 还能满足以下市场要求：
        高度可靠性和功能安全性
        SoC/ASIC 原型设计

产品
        Synplify Pro
        Synplify Premier
        Identify RTL 调试仪

                                 
EDA软件巡礼4：Synplify

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Synplify 软件支持最新的 VHDL 和 Verilog 语言结构，包括 SystemVerilog 和 VHDL-2008。