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fpga论坛|fpga设计论坛»论坛 › › FPGA技术交流 › 时序约束 Timequest 如何约束内部单条路径
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时序约束 Timequest 如何约束内部单条路径

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zczxidian 发表于 2011-5-31 18:50:36 | 显示全部楼层 |阅读模式
如何通过时序约束来实现某个verilog代码模块更好的布局布线？谢谢高手解答。
至芯科技ZX系列开发板正在火爆发售！
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FPGA就业培训班招聘学员（保就业）
icewan11 发表于 2011-6-13 00:08:56 | 显示全部楼层
使用LogicLcok，分区设计咯~
FPGA工程师就业培训班（保就业）
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