求助：在Verilog里面if语句一定要在always语句里吗？

如题，

1. module a_and_b(a,b,c,en);
   
2. input  en;
   
3. input a,b;
   
4. output c;
   
5. reg c;
   
6. 
   
7. //always@*
   
8. if(~en)
   
9.         c<=a&b;
   
10. else
    
11.         c<=4'bz;
    
12. endmodule

复制代码

像上面的代码，为什么会出现这样的错误：Error (10170): Verilog HDL syntax error at a_and_b.v(8) near text "if";  expecting an identifier ("if" is a reserved keyword ), or "endmodule", or a parallel statement，难道if语句一定要在always语句里吗？
求大虾指点！

是的，if else语句一定要用在进程语句里面

回复 2# njithjw
多谢解惑！