大神们，帮帮忙

module full_adder_1(a,b,cin,sum,cout);
input a,b;
input cin;
output sum;
output cout;
//wire a,b,cin;
reg cout,sum;
reg m1,m2,m3;
always @( a or b or cin);
begin   
     sum=(a^b)^cin;
      m1=a&b;
      m2=a&cin;
      m3=b&cin;
      cout=(m1|m2)|m3;
  end
endmodule   


编译时出错 ** Error: E:/say/modelsim2/Verilog1.v(12): near "=": syntax error, unexpected '=', expecting "IDENTIFIER" or "TYPE_IDENTIFIER" or '#' or '('
哪里出错啦啊，大神给分析下

always@(a or b or cin)   

这一句后面不要分号。