fpga关于跨时钟域的设计与综合

设计一款MCU，这里面有太多的时钟切换，门控时钟和分频时钟，这些对于FPGA验证倒是没什么问题，可是到了综合时问题就来了，本人没有综合过多个时钟的电路，并且这些时钟很多都有联系，迷茫
      我想问一下的是，资料中说的解决跨时钟域设计方法：双缓冲法，结绳法，FIFO法等等，我的设计里都有用，时钟选择我也有用，这些综合时需要如何加约束呢？

异步时钟使用set_false _path;分频时钟使用create_gernerated_clock产生；

Place and route之后看静态时序分析报告，根据报告确认自己用的时钟方案没有问题，然后再约束文件里面去除这些报告