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一个死磕FPGA 9年的大龄工程师的肺腑之言

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我做FPGA开发9年多了,算是一个大龄工程师了。期间接触过一些项目管理和技术支持之类的工作,不知道为什么,脱离研发做这些工作我总觉得不踏实,也许天生就适合死磕技术。就是不知道继续这么死磕下去会怎么样,曾经也很迷茫,生怕随着年龄的增长,精力比不上年轻人,加班熬夜啥的心有余而力不足,会被逐渐淘汰。迷茫啥的就不细谈了,好在我也想了很多,逐渐想明白了很多,开博第一篇,我一定要给做FPGA的兄弟姐妹打打气。

我现在最庆幸的事情就是从进入职场到现在一直是FPGA开发,我感觉,做FPGA开发这行经验是很重要的,入门简单,想提升会越来越难。做FPGA开发不只是会写写verilog和VHDL代码这么简单,我记得刚学习verilog的时候,光是要搞明白哪些语句可以综合,哪些语句不可以综合,就花费了很长时间。硬件开发语言是要映射成数字逻辑电路的,随着做FPGA的时间长了,写代码的时候脑子里都是0/1的翻转,会逐渐映射出一个个与非门、触发器、存储器,以及他们之间的连线,并且时时刻刻考虑怎样设计才能保证面积最小或者延迟最低。功能做对了还要考虑时序的优化,就算你功能设计的再完美,代码写的再简洁,设计的时候没有考虑时序,一切都是花架子、空摆设。

一个成熟的FPGA不仅是熟悉FPGA就好,最基本的接口协议就能罗列一大堆,够你啃很久了,不懂接口协议FPGA就是孤家寡人,没有数据的交互,什么都干不了。如果要用FPGA做算法,还需要学习更高级的语言做仿真和验证,更重要的是要把算法映射到FPGA的硬件资源或者外设,并基于速度、面积和功能做平衡,做优化。还是挺有挑战呢。。。

FPGA是介于软硬件之间的一朵奇葩。你用它做接口、做通信,它就偏向硬件;你用它做算法、做控制,它就偏向软件。而且随着人工智能、机器视觉的崛起,FPGA更加偏向软件算法的异构,有和GPU一争高下的潜力。想想都有些小激动呢。。。

所以,正在做和准备做FPGA的兄弟姐妹们,我们已经在路上了,也许你面前沟沟坎坎很难走,甚至有一堵墙遮光蔽日,请你相信前途是光明的,凭着死磕的精神继续走下去,每天都会有收获。

看了以上这位FPGA高手的肺腑之言,你是不是也摩拳擦掌,跃跃欲试了!不过,要进入FGPA领域,或继续提高自己的设计水平,还的先规划一下适合自己的学习进阶之路,看看过来人的经验总结。

FPGA入门之道

对于新手学习FPGA设计,要从基础开始做,基础牢,才有成为高手的可能。

对于初学者,有以下几步是必须要走的:

第一步:学习了解FPGA结构,FPGA到底是什么东西,芯片里面有什么,不要开始就拿个开发板照着别人的东西去编程。很多开发板的程序写的很烂,我也做过一段时间的开发板设计,我觉得很大程度上,开发板在误人子弟。不过原厂提供的正品开发板,代码很优秀的,可以借鉴。只有了解了FPGA内部的结构才能明白为什么写Verilog和写C整体思路是不一样的。

第二步:掌握FPGA设计的流程。了解每一步在做什么,为什么要那么做。很多人都是不就是那几步吗,有什么奇怪的?呵呵,我想至少有一半以上的人不知道synthesize和traslate的区别吧。

了解了FPGA的结构和设计流程才有可能知道怎么去优化设计,提高速度,减少资源,不要急躁,不要去在为选择什么语言和选择哪个公司的芯片上下功夫。语言只是一个表达的方式,重要的是你的思维,没有一个好的指导思想,语言用得再好,不过是个懂语言的人。

第三步:开始学习代码了。我建议要学代码的人都去Altera或Xilinx的网站上下原厂工程师的代码学习。不要一开始就走入误区。

第四步:template很重要。能不能高效利用fpga资源,一是了解fpga结构,二是了解欲实现的逻辑功能和基本机构,三是使用正确的模板。FPGA内部器件种类相对较单一,用好模板,你的逻辑才能被高效的综合成FPGA擅长表达的结构:)

做fpga主要是要有电路的思想,作为初学者,往往对器件可能不是熟悉,那么应该对于数字电路的知识很熟悉吧,fpga中是由触发器和查找表以及互联线等基本结构组成的,其实在我们在代码里面能够看到的就是与非门以及触发器,不要把verilog和c语言等同起来,根本就是不同的东西,没有什么可比性,在写一句程序的时候应该想到出来的是一个什么样的电路,计数器,选择器 ,三态门等等,理解时序,逻辑是一拍一拍的东西,在设计初期想的不是很清楚的时候可以画画时序图,这样思路会更加的清晰,还有就是仿真很重要,不要写完程序就去往fpga中去加载,首先要仿真,尤其是对比较大型一点的程序,想像自己是在做asic,是没有二次机会的,所以一定要把仿真做好,还有很多新手对于语言的学习不知道选vhdl好还是verilog好,个人偏好verilog,当然不是说vhdl不好,反正写出来的都是电路,那当然就不要在语言的语法上面花太多的功夫了,verilog 言简意赅assign always case if else 掌握这些几乎可以写出90%的电路了,上面是我的一些愚见,希望对大家有所帮助。

FPGA设计者需修炼的5项基本功

成为一名说得过去的FPGA设计者,需要练好5项基本功:仿真、综合、时序分析、调试、验证。

对于FPGA设计者来说,练好这5项基本功,与用好相应的EDA工具是同一过程,对应关系如下:

1. 仿真:Modelsim, Quartus II(Simulator Tool) riple

2. 综合:Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

3. 时序:Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

4. 调试:Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

5. 验证:Modelsim, Quartus II(Test Bench Template Writer)

掌握HDL语言虽然不是FPGA设计的全部,但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中,与FPGA设计的5项基本功是相辅相成的。

对于FPGA设计者来说,用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。

练好仿真、综合、时序分析这3项基本功,对于学习“HDL语言的可综合子集”有如下帮助:

1. 通过仿真,可以观察HDL语言在FPGA中的逻辑行为。

2. 通过综合,可以观察HDL语言在FPGA中的物理实现形式。

3. 通过时序分析,可以分析HDL语言在FPGA中的物理实现特性。

对于FPGA设计者来说,用好“HDL语言的验证子集”,可以完成FPGA设计另外50%的工作——调试验证。

1. 搭建验证环境,通过仿真的手段可以检验FPGA设计的正确性。 riple

2. 全面的仿真验证可以减少FPGA硬件调试的工作量。

3. 把硬件调试与仿真验证方法结合起来,用调试解决仿真未验证的问题,用仿真保证已经解决的问题不在调试中再现,可以建立一个回归验证流程,有助于FPGA设计项目的维护。

FPGA设计者的这5项基本功不是孤立的,必须结合使用,才能完成一个完整的FPGA设计流程。反过来说,通过完成一个完整的设计流程,才能最有效地练习这5项基本功。对这5项基本功有了初步认识,就可以逐个深入学习一些,然后把学到的知识再次用于完整的设计流程。如此反复,就可以逐步提高设计水平。采用这样的循序渐进、螺旋式上升的方法,只要通过培训入了门,就可以自学自练,自我提高。

市面上出售的有关FPGA设计的书籍为了保证结构的完整性,对FPGA设计的每一个方面分开介绍,每一方面虽然深入,但是由于缺少其他相关方面的支持,读者很难付诸实践,只有通读完全书才能对FPGA设计获得一个整体的认识。这样的书籍,作为工程培训指导书不行,可以作为某一个方面进阶的参考书。如何使用现有的书籍进行自学,这是后话。

对于新入职的员工来说,他们往往对FPGA的整体设计流程有了初步认识,5项基本功的某几个方面可能很扎实。但是由于某个或某几个方面能力的欠缺,限制了他们独自完成整个设计流程的能力。入职培训的目的就是帮助他们掌握整体设计流程,培养自我获取信息的能力,通过几个设计流程来回的训练,形成自我促进、自我发展的良性循环。在这一过程中,随着对工作涉及的知识的广度和深度的认识逐步清晰,新员工的自信心也会逐步增强,对个人的发展方向也会逐步明确,才能积极主动地参与到工程项目中来。
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