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集成电路技术分享»论坛 › › FPGA技术交流 › 保持时间可以为负的吗
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查看: 1384|回复: 2

保持时间可以为负的吗

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ccs 发表于 2011-7-4 21:02:02 | 显示全部楼层 |阅读模式
保持时间可以为负的吗
至芯科技ZX系列开发板正在火爆发售！
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FPGA就业培训班招聘学员（保就业）
 楼主| ccs 发表于 2011-7-4 21:02:21 | 显示全部楼层
不可以啊   就是说你的时须不满足要求

换句话说，对于你目前的设计来说，你的主时钟太快了
FPGA工程师就业培训班（保就业）
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哦十全_至芯学员 发表于 2011-7-7 20:03:58 | 显示全部楼层
楼上的正解，受教了
至芯科技ZX系列开发板正在火爆发售！
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