VHDL或Verilog 语言设计程序时，对输入输出端口的处理

大家在用VHDL或Verilog语言设计程序时，对输入输出端口进行缓冲吗？

按说是要对输入和输出加缓冲的，比如有的信号需要在输出端口做变换如差分变换等，这就需要手动加入缓冲器或变换器，又如外部输入时钟信号复位\置位等信号需要根据其驱动能力、扇出的门数加入不同的缓冲器，这个可以自己加入也可以不用管，因为现在的系统综合工具已经做的不错，它们可以根据你设的的具体情况自动的给你加入缓冲，这个一般情况下是不必考虑的，而且在综合参数设置的时候还可以自动的调整扇出的门数，可以说自动化性越来越强了。。。

所以我认为在verilog语言中（VHDL也应该差不多吧）除非要对输入信号做类似于差分这样的变换，一般情况下是不必考虑用语言加入缓冲的，综合工具会自动帮助我们做好的，而且你也可以在综合参数总对这些参数（如扇出门数进行设置，主要通过这种方式实现加缓冲的），这样的话你就可以投入主要精力到主要的设计中。

比如有的信号需要在输出端口做变换如差分变换等，这就需要手动加入缓冲器或变换器，又如外部输入时钟信号复位\置位等信号需要根据其驱动能力、扇出的门数加入不同的缓冲器，这个可以自己加入也可以不用管，因为现在的系统综合工具已经做的不错，它们可以根据你设的的具体情况自动的给你加入缓冲，这个一般情况下是不必考虑的，而且在综合参数设置的时候还可以自动的调整扇出的门数，可以说自动化性越来越强了。。