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verilog块语句

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fpga_feixiang 发表于 2019-10-21 10:35:46 | 显示全部楼层 |阅读模式
顺序块:
            1)块内顺序执行
            2)每条语句的延迟是相对于前一条语句的仿真时间(语句前#num)
            3)直到最后一句执行完,流程控制才跳出该块
            begin
                语句1;
                ...
                语句n;
            end
            或
            begin:块名:
                块内声明;
                语句1;
                ...
                语句n;
            end
        并行块:
            1)块内是同时执行的
            2)语句的延迟是相对于程序流程控制进入块内时的仿真时间
            3)延迟时间是用来给赋值语句提供时序的
            4)时序最后的语句执行完,或者disable语句执行时,跳出程序块
            fork
                语句1;
                ...
                语句n;
            join
            或
            fork:块名:
                块内声明;
                语句1;
                ...
                语句n;
            join
        
    块名:可以给每一块取名,将名字加在begin和fork之后
            1)可以在块内定义局部变量
            2)可以被其他语句调用
            3)在verilog中,所有变量静态(都有唯一地址)
        起始时间和结束时间:
            并行块和顺序块中有起始时间和结束时间
晓灰灰 发表于 2019-10-22 12:16:54 | 显示全部楼层
verilog块语句
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